本次論壇將重點介紹Simens EDA如何利用人工智慧和方法創新來提高客製化積體電路設計(Custom IC Design) 和驗證的效率並降低成本。憑藉Solido團隊二十多年來在將人工智慧應用於EDA領域的經驗，Simens EDA可為客戶提供一系列人工智慧解決方案。

人工智慧輔助可加速工程師的Schematic和Layout設計；在驗證效率方面，人工智慧驅動的自主驗證功能可顯著降低人工成本並提高驗證覆蓋率；人工智慧還可用於幫助工程師系統性的了解design sensitivity，從而在tape-out 前優化良率(yield)。

除了人工智慧之外，本次論壇還將介紹Simens EDA最新的類比電路ATPG技術，該技術可大幅降低大量生產測試成本。針對現今的先進晶片，我們還將介紹EMIR分析和ESD測試，以提高晶片的可靠性。

AI+SoC晶片的快速演進與規模的持續擴大，正在將數位IC驗證推向前所未有的複雜度。驗證週期壓縮、覆蓋率缺口、時序約束管理混亂－每一項都可能成為流片失敗的導火線。本論壇將呈現SimensEDA在數位IC功能設計與驗證領域的最新技術突破與客戶實務。

在驗證自動化方面，Questa One依賴 Agentic AI，可大幅減輕重複驗證工作負擔，同時提升驗證深度與覆蓋率。 Veloce Strato CS與Veloce proFPGA CS硬體加速器是如今大規模SoC不可或缺的驗證工具，並同步支援早期軟體整合與系統級功耗評估。

從AI驅動驗證到硬體加速，從新架構適配到時序約束品質管控，本論壇為數位IC設計團隊提供一套系統性的效率提昇路徑，助力團隊在更短週期內交付更高品質的晶片。

製程節點的持續演進與3D IC的普及化，正將數位IC物理設計與驗證的複雜度推向全新邊界。從單晶片邁向多晶片堆疊與中介層的異質整合複雜架構，除了物理設計和物理驗證工具要面對新挑戰，更要考慮功耗、散熱，應力等多物理場耦合效應。

同時間，AI晶片和3D IC大大增加晶片專案的複雜度。為了因應有限的資源與時間，Simens EDA利用AI加持與運算技術加速，大幅壓縮物理設計與驗證週期，讓工程師能完成更多設計迭代，顯著提升流片前的驗證吞吐量。

隨著晶片複雜度的持續攀升與先進封裝技術的廣泛應用，可測試性設計（DFT）正面臨多維度的嚴峻考驗：測試覆蓋率如何保障、測試時間如何壓縮、多維堆疊結構的測試可達性與診斷如何實現，以及節點演進下的良率如何提升——每一項都直接影響產品的上市週期與量產成本。

本論壇聚焦DFT全流程的關鍵技術議題，將深入探討應對這些挑戰的尖端技術與解決方案。我們榮幸邀請到實力嘉宾分享系統級測試（SLT）的實踐案例，為您帶來提升晶片在實際工作環境中測試能力與降低系統測試成本的第一手寶貴經驗；針對3DIC，我們將解析Multi-Die測試方案，解決複雜多晶片堆疊與整合的測試難題。論壇也將關注功耗感知（Power-aware）和佈局感知（Layout-aware）的DFT插入技術，以優化DFT對晶片效能和麵積的影響；探討如何利用高頻寬IJTAG技術加速基於SSN設計的測試時間，顯著縮短測試週期。同時，我們還會聚焦可靠性監測，確保產品在整個生命週期內的穩定運行。值得關注的是，論壇將前瞻性地介紹Tessent AI如何賦能DFT流程。在驗證層面，我們將介紹如何協同多種技術和工具實現高效的DFT驗證，確保設計品質並加速驗證週期。

無論您是DFT工程師、測試工程師，或是對晶片測試尖端技術有興趣的專家，本論壇都將為您提供寶貴的洞見和交流機會。

異質整合與先進封裝技術的快速演進，正深刻重塑晶片設計的邊界與複雜度。跨Chiplet的互連設計與佈局、訊號完整性與電源完整性的協同模擬、散熱與機械應力翹曲的可靠度分析，共同構成了3D IC設計成功落地的關鍵支柱。
本論壇圍繞著3D IC先進封裝的全流程設計與驗證。除了核心的多晶片協同佈局的方法與實踐，現今高效能3DIC都包含大量高速、高頻寬訊號，訊號/電源完整性分析、設計空間探索、訊號協定合規認證等環節不容忽視。同時，我們將介紹如何加入機械應力分析和DFM分析方法，旨在量產前精準識別潛在風險，提升整體先進封裝整體可靠性。